DRAM 미세화의 한계와 3D DRAM 기술 개발 트렌드

평면형 DRAM 미세화가 직면한 물리적 한계와 이를 돌파하기 위한 3D DRAM 개발 트렌드를 알려드리겠습니다. 캐패시터 종횡비 붕괴와 트랜지스터 누설 전류 문제부터 수직 채널 트랜지스터 및 3차원 셀 적층 아키텍처 실무를 확인해 보세요.

10나노미터 벽에 부딪힌 2차원 평면 DRAM의 미세화 한계

컴퓨터와 스마트폰의 핵심 주기억장치인 동적 메모리 디램은 지난 수십 년 동안 동일한 실리콘 웨이퍼 면적 위에 더 많은 트랜지스터와 캐패시터를 촘촘하게 집어넣는 스케일링 미세화 공정을 통해 비약적인 용량 증가와 성능 향상을 이루어 왔습니다. 회로 선폭이 가늘어질수록 한 장의 웨이퍼에서 생산할 수 있는 메모리 칩의 개수가 늘어나 생산 단가가 기하급수적으로 낮아졌고, 동작 전압 또한 낮아져 전력 효율도 크게 개선되었습니다. 하지만 선폭이 10나노미터 초반대에 진입하고 나노미터 단위의 극초미세 영역인 1나노급 세대로 향하면서, 기존의 평면형 2차원 구조를 그대로 유지한 채 크기만 줄여나가는 미세화 방식은 더 이상 돌파하기 힘든 가혹한 물리적 한계와 양자역학적 장벽에 부딪히게 되었습니다.

10나노미터 벽에 부딪힌 2차원 평면 DRAM의 미세화 한계

평면 디램 미세화의 발목을 잡는 가장 치명적인 걸림돌은 바로 전하를 물리적으로 저장하는 캐패시터의 기하학적 형태 변화입니다. 디램 셀의 크기가 사방으로 좁아지면 바닥에 놓이는 캐패시터의 면적 역시 강제로 줄어들 수밖에 없습니다. 하지만 데이터를 0과 1로 정확하게 읽어내기 위해서는 노이즈를 이겨낼 수 있는 최소한의 물리적 전하량인 정전용량이 반드시 확보되어야 합니다. 바닥 면적이 줄어든 상태에서 전하를 담는 그릇의 부피를 유지하기 위해 반도체 엔지니어들은 캐패시터를 위로 길게 뽑아 올리는 원통형 실린더 필러 구조를 채택해 왔습니다. 그 결과 캐패시터의 직경에 비해 높이가 수십 배 이상 높아지는 종횡비가 50대 1에서 60대 1 수준으로 극단적으로 치솟게 되었습니다. 이는 마치 거센 바람이 부는 허허벌판 위에 종이로 만든 얇고 기다란 원기둥을 세워둔 것과 같아서, 공정 도중 세정액의 표면장력이나 작은 열 충격만으로도 기둥이 옆으로 휘어지거나 서로 엉겨 붙어 쓰러져 버리는 물리적 붕괴 사고가 빈번하게 발생합니다. 유전율이 높은 첨단 하이케이 신소재를 아무리 도입하더라도 절연막의 두께를 원자 몇 개 수준 이하로 얇게 만드는 것은 양자역학적 누설 전류 폭증을 부르기 때문에 더 이상의 종횡비 확대는 한계에 도달했습니다. 두 번째 난제는 전기가 드나드는 통로를 열고 닫는 스위치인 트랜지스터의 채널 길이 축소에 따른 단채널 효과와 전하 누설 문제입니다. 평면 구조에서 트랜지스터의 소스와 드레인 사이 거리가 수 나노미터 수준으로 극단적으로 가까워지면, 게이트가 전압을 걸어 통로를 닫아두었음에도 불구하고 전자들이 에너지 장벽을 뛰어넘어 반대편으로 줄줄 새어 나가는 서브스레숄드 누설 전류가 폭증합니다. 이로 인해 캐패시터에 데이터 1을 저장해 두어도 트랜지스터 틈새로 전하가 순식간에 빠져나가 버려 데이터가 1초도 안 되어 지워지는 비극이 일어납니다. 누설 전류를 막기 위해 리프레시 주기를 더 짧게 가져가면 메모리가 연산할 시간도 없이 재충전만 반복하느라 성능이 곤두박질치고 전력 소모가 걷잡을 수 없이 커집니다. 인접한 비트선과 워드선 사이의 간격이 극단적으로 좁아지면서 발생하는 기생 정전용량 결합 노이즈와 신호 간섭 현상 역시 한계를 드러내고 있습니다. 옆 선에서 전류가 흐를 때 발생하는 전자기적 간섭으로 인해 주변 셀의 데이터가 제멋대로 뒤집히거나 0과 1을 분별하는 센싱 마진이 거의 바닥으로 떨어져 정상적인 신호 판독이 불가능해집니다. 결국 2차원 평면 위에서 회로의 가로세로 치수만을 억지로 줄여나가는 전통적인 스케일링 방식은 물리적 한계에 봉사망을 맞이하였으며, 메모리 반도체 산업은 더 큰 용량과 성능을 구현하기 위해 완전히 새로운 차원의 구조적 혁신을 요구받게 되었습니다.

3차원 수직 적층으로 공간을 확장하는 3D DRAM 아키텍처 원리

평면형 디램의 물리적 미세화 한계를 정면으로 돌파하기 위해 전 세계 주요 반도체 제조사와 학계가 모든 연구 역량을 집중하고 있는 미래 메모리 기술의 정점이 바로 3D DRAM(3차원 디램)입니다. 과거 낸드 플래시 메모리가 평면에서 10나노미터의 벽에 부딪혔을 때, 셀을 평면에 나열하는 것을 포기하고 위로 100층 이상 쌓아 올리는 3D V-NAND 기술을 통해 테라바이트급 대용량 혁명을 이루어냈듯이, 디램 역시 수평 평면 배열 구조를 완전히 벗어던지고 셀을 수직으로 차곡차곡 쌓아 올려 면적당 집적도를 수직 공간에서 비약적으로 확장하겠다는 근본적인 패러다임 전환입니다.

3차원 수직 적층으로 공간을 확장하는 3D DRAM 아키텍처 원리

3D DRAM을 구현하기 위해 개발 중인 첫 번째 핵심 아키텍처는 수직 채널 트랜지스터(VCT, Vertical Channel Transistor) 기술입니다. 기존 평면 디램에서는 트랜지스터가 기판 바닥면에 수평으로 누워 있어 채널의 길이를 확보하려면 가로 방향의 면적을 넓게 차지해야만 했습니다. 반면에 수직 채널 구조에서는 소스와 채널, 그리고 드레인을 바닥에서 하늘 방향으로 수직 기둥 형태로 세워 올립니다. 전류가 아래에서 위로 수직으로 흐르기 때문에, 칩 표면에서 차지하는 바닥 평면 면적은 나노미터 단위로 극단적으로 줄이면서도 수직 높이를 조절하여 채널의 길이를 충분히 길게 확보할 수 있습니다. 채널 길이가 길어지면 트랜지스터를 꺼두었을 때 발생하는 고질적인 단채널 누설 전류를 완벽하게 차단할 수 있으며, 게이트 전극이 수직 채널 기둥의 사방을 360도로 완벽하게 감싸 안는 서라운딩 게이트 구조를 적용하여 전자의 흐름을 빈틈없이 통제할 수 있습니다. 두 번째 혁신적인 구조적 변화는 위태롭게 서 있던 세로형 캐패시터를 옆으로 눕히는 수평형 캐패시터(Lateral Capacitor) 적층 방식입니다. 3D V-NAND와 매우 유사하게, 칩 위에 워드선과 절연막 층을 수십 층으로 교대로 얇게 쌓아 올린 후 수직 구멍을 뚫어 트랜지스터를 형성하고, 그 옆 공간에 캐패시터를 가로 방향으로 눕혀 수평으로 길게 뻗어나가도록 배치합니다. 이렇게 하면 캐패시터가 위로 높이 솟아올라 쓰러질 위험이 원천적으로 사라지며, 필요한 전하량을 확보하기 위해 수평 방향의 깊이를 길게 늘릴 수 있어 정전용량 확보가 매우 수월해집니다. 이 수평 캐패시터와 수직 트랜지스터 조합을 한 층씩 위로 쌓아 올려 16층, 32층, 나아가 64층 이상의 다층 구조를 형성함으로써 평면 면적을 억지로 깎아내지 않고도 수직 층수를 늘려 메모리 용량을 폭발적으로 확장할 수 있습니다. 또한 열악한 열 예산 문제를 해결하기 위해 기존의 실리콘 단결정 기판 대신 원자층 증착(ALD) 공정으로 저온에서 얇고 균일하게 형성할 수 있는 산화물 반도체(IGZO 등) 채널 소재의 도입이 활발히 연구되고 있습니다. 산화물 반도체는 밴드갭이 매우 넓어 상온에서 누설 전류가 거의 0에 수렴할 정도로 극단적으로 낮다는 독보적인 장점을 지니고 있습니다. 이 소재를 트랜지스터 채널로 사용하면 디램의 캐패시터에 담긴 전하가 밖으로 새어 나가지 않고 수 초 이상 그대로 유지되므로, 지긋지긋한 리프레시 동작 빈도를 수십 분의 1 이하로 획기적으로 줄여 전력 소모를 획기적으로 개선하고 상부 층 적층 공정 시 발생하는 열적 손상도 줄일 수 있습니다. 더 나아가 복잡한 제어 주변 회로를 메모리 셀 바닥 밑으로 집어넣어 면적을 절약하는 피유시(PUC, Peri Under Cell) 기술이나, 메모리 셀 블록과 논리 회로 웨이퍼를 각각 따로 제작한 뒤 구리 단자를 원자 단위로 맞붙이는 하이브리드 본딩 웨이퍼 적층 공정이 3D DRAM 구현을 위한 필수 하드웨어 플랫폼으로 융합되고 있습니다. 3D DRAM은 캐패시터 종횡비 한계와 누설 전류라는 평면 미세화의 물리적 벽을 수직 채널 트랜지스터와 수평 다층 적층이라는 공간적 혁신으로 정면 돌파해 낸 차세대 반도체 공학의 총아이며, 이러한 3차원 적층 아키텍처와 신소재 공정 기술을 선제적으로 확보하는 것은 인공지능 시대의 폭발적인 고용량 고대역폭 메모리 수요를 충족시키고 반도체 기술 패권을 이어가는 가장 결정적인 미래 엔지니어링 경쟁력입니다.