3D 적층 반도체 혁명! CFET(상보형 전계효과 트랜지스터) 구조와 1나노 이하 미래 전망

1나노미터 이하 서브나노 시대를 열어갈 핵심 기술인 CFET(Complementary FET)의 3D 스택 구조를 알려드리겠습니다. 엔모스와 피모스를 수직으로 쌓아 칩 면적을 절반으로 줄이는 원리와 제조 공정의 핵심 난제 및 미래 상용화 전망을 확인해 보세요.

2차원 수평 배열의 한계를 깬 3D 수직 적층 트랜지스터 CFET의 기본 구조

반도체 산업은 지난 반세기 동안 실리콘 웨이퍼 평면 위에 트랜지스터를 얼마나 더 작고 촘촘하게 배열할 수 있는가를 두고 치열한 미세화 경쟁을 펼쳐왔습니다. 2차원 평면형 구조에서 출발한 트랜지스터는 3면을 감싸는 핀펫을 거쳐, 4면 전체를 360도로 에워싸는 게이트올어라운드(GAA) 구조까지 진화하며 3나노미터와 2나노미터라는 경이로운 영역에 안착했습니다. 하지만 소자의 선폭이 1나노미터를 향해 달려가면서 반도체 엔지니어들은 기존의 평면적인 회로 배치 방식으로는 도저히 돌파할 수 없는 거대한 물리적 공간의 한계에 도달하게 되었습니다.

2차원 수평 배열의 한계를 깬 3D 수직 적층 트랜지스터 CFET의 기본 구조

디지털 컴퓨터의 기본 논리 회로인 시모스(CMOS)는 전자가 이동하는 통로인 엔모스(NMOS) 트랜지스터와 정공이 이동하는 통로인 피모스(PMOS) 트랜지스터가 반드시 한 쌍을 이루어야 정상적으로 작동합니다. 수십 년 동안 이 두 트랜지스터는 실리콘 웨이퍼 바닥 평면 위에 나란히 옆으로 어깨를 맞대고 수평으로 배치되는 것이 당연한 상식이었습니다. 하지만 칩의 크기를 더 이상 줄일 수 없을 만큼 소자들이 빽빽하게 들어차자, 엔모스와 피모스를 가로 방향으로 나란히 놓는 것 자체가 회로 전체의 가로 면적을 낭비하는 가장 큰 원인이 되었습니다. 이러한 수평 배열의 한계를 완전히 깨부수고 무어의 법칙을 서브나노 영역으로 이어가기 위해 제안된 혁신적인 3차원 적층 소자가 바로 CFET(Complementary FET, 상보형 전계효과 트랜지스터) 기술입니다. CFET의 핵심 개념은 매우 직관적이고 과감합니다. 가로로 나란히 누워 있던 엔모스와 피모스를 반으로 접듯이 포개어, 한쪽 트랜지스터 바로 위에 다른 쪽 트랜지스터를 수직으로 쌓아 올리는 아파트형 3차원 복층 구조를 구축한 것입니다. 예를 들어 아래층 바닥에는 엔모스 트랜지스터의 나노시트 채널들을 배치하고, 그 바로 윗단 상층부에는 피모스 트랜지스터의 나노시트 채널들을 층간 절연막을 사이에 두고 일직선으로 수직 적층합니다. 이 수직 3D 적층 구조가 가져오는 가장 압도적인 혁신은 바로 칩 면적의 50퍼센트 극적 절감입니다. 기존에는 두 개의 방이 필요했던 기본 논리 소자 셀이 수직 복층 구조로 바뀌면서 단 한 개의 방 면적만 차지하게 되므로, 회로의 실리콘 점유 면적이 순식간에 절반 수준으로 줄어듭니다. 면적이 줄어들면 동일한 크기의 웨이퍼 한 장에서 찍어낼 수 있는 반도체 다이의 개수가 두 배 가까이 늘어나 생산 단가를 획기적으로 낮출 수 있습니다. 더욱 중요한 것은 엔모스와 피모스를 연결하기 위해 복잡하게 얽혀 있던 가로 방향의 금속 배선 길이가 극적으로 단축된다는 점입니다. 두 소자가 수직으로 바로 맞닿아 있기 때문에 신호가 이동하는 물리적 거리가 짧아져 기생 정전용량과 신호 지연 현상이 크게 줄어들며, 이를 통해 칩의 연산 속도를 끌어올리면서도 배선 저항으로 인한 불필요한 전력 낭비를 대폭 억제할 수 있습니다. 결국 CFET은 수평 배열이라는 고정관념을 파괴하고 트랜지스터 자체를 수직으로 적층하여 면적 한계를 극복한 3차원 소자 공학의 결정체이며, 1나노미터를 넘어 0.5나노미터 옹스트롬 시대로 진입하기 위한 반도체 집적화의 가장 필수적인 핵심 기술입니다.

CFET 상용화를 위한 핵심 제조 공정 난제와 후면 전력 공급망(BSPDN) 결합

CFET은 이론적으로 완벽한 면적 절감과 성능 향상을 약속하는 궁극의 트랜지스터이지만, 이를 실제 반도체 파운드리 양산 팹에서 대량 생산하기 위해서는 기존의 가공 한계를 뛰어넘는 극도로 까다로운 제조 공정 기술들이 완성되어야 합니다. 수 나노미터 크기의 초미세 나노시트를 수직으로 두 층이나 겹쳐 쌓고 각각을 독립적으로 제어해야 하기 때문에 전례 없는 기술적 난제들이 도사리고 있습니다.

CFET 상용화를 위한 핵심 제조 공정 난제와 후면 전력 공급망(BSPDN) 결합

가장 대표적인 공정 난제는 단일 웨이퍼 연속 적층(Monolithic) 방식과 웨이퍼 접합(Sequential) 방식 간의 제조 기술 확립입니다. 하나의 실리콘 웨이퍼 위에 엔모스와 피모스 층을 화학 기상 증착으로 샌드위치처럼 번갈아 가며 한 번에 쌓아 올리는 연속 방식은 수직 정렬 오차가 없다는 장점이 있지만, 아래층 트랜지스터를 다 만든 뒤 위층 트랜지스터를 고온에서 열처리할 때 발생하는 뜨거운 열기가 아래층 소자의 특성을 망가뜨려 버리는 열 예산(Thermal Budget) 문제가 발생합니다. 반대로 두 장의 웨이퍼에 각각 엔모스와 피모스를 따로 만든 뒤 위아래로 포개어 붙이는 접합 방식은 열 손상은 피할 수 있으나, 두 장의 웨이퍼를 나노미터 이하의 초정밀 오차로 완벽하게 일치시켜 붙여야 하는 정렬 정밀도 확보가 극도로 어렵습니다. 또한 초고종횡비 식각 및 수직 소스 드레인 분리 기술 역시 거대한 장벽입니다. 위아래로 두 층이 겹쳐진 채널 구조는 기존 GAA보다 높이가 두 배 이상 높기 때문에, 플라즈마 가스로 가파른 수직 홈을 깎아 내려갈 때 바닥까지 휘어짐 없이 완벽한 수직 기둥을 파내야 합니다. 동시에 상층부의 소스 드레인과 하층부의 소스 드레인에 각각 서로 다른 불순물(보론이나 인)을 주입해야 하며, 두 층 사이에 완벽한 전기적 절연을 제공하는 미세 중간 절연막을 단 1나노미터의 누설 없이 형성해야 하는 극한의 원자층 증착 및 선택적 식각 기술이 요구됩니다. 이러한 공학적 난제들을 해결하기 위해 반도체 업계가 CFET과 함께 반드시 결합하고 있는 필수 동반 기술이 바로 후면 전력 공급망(BSPDN, Backside Power Delivery Network)입니다. 지금까지는 웨이퍼 앞면에 트랜지스터를 만들고 그 윗면에 신호 배선과 전원 배선을 한꺼번에 빽빽하게 깔았습니다. 하지만 복층 구조의 CFET 위에 전원 배선까지 얹으면 배선이 엉켜 신호 간섭과 전압 강하가 걷잡을 수 없이 커집니다. 따라서 웨이퍼의 뒷면을 얇게 갈아내고 칩의 뒤통수에 전원 공급 배선을 따로 깔아주는 후면 전력 공급망을 구축함으로써, 앞면은 오직 데이터 신호 전달에만 집중시키고 뒷면에서는 안정적인 전력을 층별로 직결 공급하는 획기적인 입체 배선 분리를 완성해 나가고 있습니다. 글로벌 주요 반도체 연구소와 파운드리 기업들의 기술 로드맵에 따르면, 현재 주류로 자리 잡은 GAA 나노시트 공정은 2나노미터와 1.4나노미터 공정까지 그 수명을 이어갈 것으로 전망됩니다. 그리고 그 한계에 도달하는 1나노미터 이하 공정, 즉 7옹스트롬에서 5옹스트롬 세대(2030년대 전후)부터는 CFET이 차세대 초미세 반도체의 표준 플랫폼으로 전면 도입될 것이 확실시되고 있습니다. 결론적으로 CFET은 고난도의 수직 적층 식각 공정과 저온 열처리 기술, 그리고 후면 전력 공급망과의 융합을 통해 나노 공정의 물리적 공간 고갈 문제를 해결하는 반도체 구조 공학의 최종 종착지이며, 미래 인공지능 슈퍼컴퓨터와 자율주행 시대를 뒷받침할 초고밀도 초저전력 연산 칩을 탄생시킬 가장 강력하고 확실한 미래 반도체 기술입니다.