후면 전력 공급 네트워크(BSPDN) 개념과 배선 혼잡 완화 효과

차세대 2나노 이하 반도체의 핵심 혁신 기술인 후면 전력 공급 네트워크(BSPDN)의 기본 개념을 알려드리겠습니다. 전원선과 신호선을 웨이퍼 앞뒤로 분리하여 배선 혼잡을 해소하고 전압 강하와 발열을 줄여 반도체 성능을 비약적으로 높이는 원리를 확인해 보세요.

전면 배선 방식의 한계와 후면 전력 공급 네트워크(BSPDN)의 기본 개념

지난 수십 년 동안 반도체 제조 공정에서는 실리콘 웨이퍼의 앞면 평면 위에 트랜지스터 스위치를 만들고, 그 바로 윗부분에 데이터를 주고받는 신호 배선과 트랜지스터를 구동하는 전력 공급 배선을 빽빽하게 층층이 쌓아 올리는 방식을 사용해 왔습니다.

전면 배선 방식의 한계와 후면 전력 공급 네트워크(BSPDN)의 기본 개념

이러한 전통적인 구조는 칩의 크기가 비교적 넉넉하던 시절에는 아무런 문제가 되지 않았습니다. 하지만 반도체 제조 기술이 3나노미터를 지나 2나노미터와 1나노미터 수준으로 극단적으로 미세화되면서, 손톱만 한 칩 하나에 수백억 개의 트랜지스터가 빽빽하게 밀집하게 되었고 이로 인해 칩 상단부에 형성해야 하는 금속 배선망 역시 상상을 초월할 정도로 복잡해졌습니다. 전면 배선 방식에서는 트랜지스터 바로 위에 수 나노미터 두께의 얇은 구리 금속선들을 10층에서 20층 이상 아파트처럼 수직으로 쌓아 올립니다. 이 좁은 상부 공간에서 데이터를 초고속으로 전송하는 신호선과 엄청난 양의 전기를 뿜어내야 하는 전원선이 한데 뒤엉키는 치명적인 병목 현상이 발생하게 되었습니다. 신호선과 전원선이 서로 길을 양보하지 못하고 엉켜 붙으면서 배선의 폭은 머리카락 굵기의 수만 분의 1 수준으로 극도로 얇아졌고, 배선 간의 간격 또한 원자 몇 개 크기로 좁아졌습니다. 구리 배선이 바늘구멍처럼 얇아지면 전기가 통과할 때 부딪히는 저항이 기하급수적으로 폭발하게 되며, 이로 인해 전원 공급 장치에서 출발한 전압이 트랜지스터에 도달하기도 전에 중간 배선에서 힘을 잃고 뚝 떨어져 버리는 전압 강하(IR Drop) 현상이 심각해집니다. 또한 신호선과 전원선이 바로 옆에 바짝 붙어 지나가다 보니 서로의 전자기적 신호를 방해하는 기생 정전용량과 크로스토크 노이즈가 급증하여 반도체 칩이 제 속도를 내지 못하고 연산 오류를 일으키는 물리적 한계선에 부딪히게 되었습니다. 이러한 전면 배선의 지옥 같은 교통 체증을 단숨에 해결하기 위해 제안된 혁신적인 3차원 입체 아키텍처가 바로 후면 전력 공급 네트워크(BSPDN, Backside Power Delivery Network) 기술입니다. 이 기술의 기본 개념은 발상의 전환에서 출발합니다. 왜 비좁은 칩의 앞면에 신호선과 전원선을 모두 몰아넣고 고통받아야 하는가라는 질문을 던지고, 데이터 신호 배선은 기존처럼 웨이퍼의 앞면에 그대로 남겨두고, 전기를 먹여주는 전원 공급 배선망은 웨이퍼의 뒤통수인 뒷면으로 완전히 쫓아내어 물리적으로 완벽하게 분리하자는 것입니다. 이를 구현하기 위해 파운드리 공정에서는 먼저 일반적인 방식으로 웨이퍼 앞면에 초미세 트랜지스터들과 복잡한 데이터 신호선들을 정밀하게 제작합니다. 그다음 이 웨이퍼를 임시 캐리어 웨이퍼에 단단하게 뒤집어 맞붙인 뒤, 웨이퍼의 두꺼운 실리콘 뒷면 바닥을 화학 기계적 연마(CMP) 공정을 통해 원자 단위의 초정밀 기술로 얇게 갈아냅니다. 수백 마이크로미터 두께에 달하던 실리콘 기판을 불과 수백 나노미터 이하 수준으로 종잇장처럼 극도로 얇게 깎아내어 트랜지스터의 소스와 드레인 단자가 뒷면에서 거의 드러나도록 만듭니다. 그리고 그 갈아낸 웨이퍼 뒷면 바닥에 트랜지스터와 수직으로 직결되는 관통 비아(Through Silicon Via) 구멍을 뚫고, 뒷면 전체에 굵직하고 널찍한 금속 전원선들을 시원하게 깔아주는 것입니다. 결국 후면 전력 공급 네트워크는 칩의 앞면과 뒷면이라는 2개의 서로 다른 3차원 공간을 모두 활용하여 데이터 길과 전기 길을 완벽하게 격리하는 혁신적인 입체 배선 기술이며, 2차원 평면적 집적 한계를 뛰어넘어 나노 반도체의 구조적 패러다임을 완전히 뒤바꾼 차세대 반도체 공학의 위대한 도약입니다.

배선 혼잡 완화에 따른 칩 면적 감소 효과와 전력 전달 효율

후면 전력 공급 네트워크 기술이 2나노미터 이하의 초미세 반도체 칩에 가져오는 가장 압도적인 기술적 혁신은 바로 극적인 배선 혼잡 완화와 칩 유효 면적의 획기적인 절감입니다.

배선 혼잡 완화에 따른 칩 면적 감소 효과와 전력 전달 효율

기존의 전면 배선 구조에서는 전체 금속 배선 층 중에서 무려 20퍼센트에서 30퍼센트 이상의 귀중한 공간을 굵은 전원선과 접지선들이 차지하고 있었습니다. 하지만 이 무거운 전원선들이 칩 뒷면으로 완전히 빠져나가면서, 칩 앞면에는 오직 순수한 데이터 신호선들만이 여유롭게 배치될 수 있는 광활한 고속도로 공간이 열리게 되었습니다. 신호선들 사이에 가로막혀 있던 전원선들이 사라지자 회로 설계 엔지니어들은 배선 경로를 훨씬 더 짧고 단순하게 최적화할 수 있게 되었습니다. 신호선 간의 간격에 여유가 생기면서 서로의 신호를 간섭하던 기생 정전용량이 극적으로 감소하여 신호 전달 속도가 대폭 향상됩니다. 더욱이 트랜지스터 바로 윗단에 전원 공급용 금속 패드를 억지로 끼워 넣을 필요가 없어졌기 때문에, 동일한 성능을 내는 표준 로직 셀의 물리적 가로세로 크기를 최소 15퍼센트에서 최고 20퍼센트 이상 극적으로 축소할 수 있습니다. 셀의 크기가 줄어들면 칩 전체의 면적이 작아지므로 동일한 크기의 웨이퍼 한 장에서 건져낼 수 있는 양품 반도체 칩의 개수가 비약적으로 늘어나 생산 단가를 획기적으로 낮추는 거대한 경제적 가치를 창출합니다. 두 번째 핵심 효과는 전압 강하의 획기적인 개선을 통한 전력 효율 극대화와 발열 억제입니다. 전면 배선 방식에서는 외부 전원 공급 장치에서 들어온 전기가 트랜지스터까지 도달하려면 10층이 넘는 복잡하고 비좁은 금속 계단을 구불구불 타고 내려와야만 했습니다. 가는 길목마다 높은 저항을 만나다 보니 막대한 전력이 열로 날아가 버리고 트랜지스터에 도달했을 때는 전압이 규정치 이하로 떨어져 소자가 제 성능을 내지 못하는 고질적인 문제가 있었습니다. 하지만 후면 전력 공급망에서는 칩 뒷면에 저항이 매우 적은 두껍고 널찍한 금속 배선을 깔고, 바로 위층에 있는 트랜지스터 단자로 수직 직결 관통 전선을 통해 전기를 다이렉트로 내리꽂아 줍니다. 전기가 이동하는 물리적 거리가 수십 분의 1로 획기적으로 단축되기 때문에, 배선 저항으로 인한 전압 강하가 최대 30퍼센트 이상 대폭 감소합니다. 트랜지스터가 언제나 깨끗하고 풍부한 전력을 안정적으로 공급받을 수 있게 되므로 동일한 전력 소모 조건에서도 동작 클록 주파수를 5퍼센트에서 10퍼센트 이상 더 빠르게 끌어올릴 수 있으며, 전력 낭비로 인한 칩의 극심한 발열 문제 또한 시원하게 해소됩니다. 글로벌 주요 반도체 파운드리 제조사들의 기술 로드맵을 살펴보면, 인텔은 이 기술을 파워비아라는 독자적인 브랜드로 명명하고 2나노급 공정인 20A 및 18A 공정에 세계 최초로 전면 도입하여 양산 검증을 시작했습니다. 세계 최대 파운드리 기업인 TSMC 역시 2나노미터의 개량형 공정인 A16 공정부터 나노플렉스 기술과 결합된 고성능 후면 전력 공급망을 본격적으로 도입할 계획을 공식화했으며, 삼성전자 또한 2나노미터 및 1.4나노미터 로드맵의 핵심 무기로 후면 전력 공급망 기술을 채택하고 수율 안정화에 총력을 기울이고 있습니다. 후면 전력 공급 네트워크(BSPDN)는 신호선과 전원선을 물리적으로 분리하여 배선 혼잡을 완벽하게 해소하고, 칩 면적 감소, 전압 강하 개선, 고속 저전력 동작이라는 3마리 토끼를 동시에 잡아낸 반도체 배선 공학의 절대적인 구원투수이며, 향후 인공지능 슈퍼컴퓨터와 초거대 데이터센터의 두뇌가 될 2나노미터 이하 서브나노 칩의 성능을 좌우하는 가장 독보적이고 필수적인 차세대 핵심 제조 실무 기술입니다.