2.5D 인터포저(Interposer) 패키징 TSMC CoWoS 구조와 HBM 연결 원리

생성형 AI 슈퍼컴퓨팅의 핵심 인프라인 2.5D 인터포저 패키징(TSMC CoWoS)의 구조와 원리를 알려드리겠습니다. 일반 PCB의 한계를 뛰어넘은 실리콘 인터포저의 초미세 배선망부터 GPU와 HBM을 수평 직결하는 핵심 메커니즘을 확인해 보세요.

일반 PCB 기판의 물리적 배선 한계

초거대 언어 모델을 학습시키고 실시간으로 추론하는 인공지능(AI) 데이터센터의 심장부에는 엔비디아와 같은 글로벌 빅테크 기업들이 설계한 초고성능 AI 가속기(GPU)들이 쉼 없이 작동하고 있습니다. 이러한 AI 가속기 시스템이 압도적인 연산 능력을 온전히 발휘하기 위해서는 두뇌 역할을 하는 연산 로직 다이뿐만 아니라, 초당 수 테라바이트(TB)에 달하는 방대한 데이터를 막힘없이 공급해 주는 초광대역 메모리인 고대역폭 메모리(HBM)와의 유기적인 결합이 절대적으로 필수적입니다.

일반 PCB 기판의 물리적 배선 한계

하지만 연산 칩과 여러 개의 HBM 메모리 칩들을 전통적인 메인보드나 일반 인쇄회로기판(PCB) 위에 나란히 올려놓고 연결하려 시도했을 때, 반도체 엔지니어들은 극복하기 힘든 거대한 물리적 장벽에 부딪히게 되었습니다. 전통적인 인쇄회로기판(PCB)은 유리 섬유와 구리 호일을 겹겹이 쌓아 만드는 거시적인 기계적 조립 부품입니다. 이로 인해 일반 PCB 기판 위에 구리로 새겨 넣을 수 있는 배선의 폭과 배선 사이의 간격은 아무리 미세하게 가공하더라도 수십 마이크로미터 수준에 머무릅니다. 반면에 나노미터 공정으로 제작된 최신 로직 칩과 HBM 메모리는 칩 하나당 수천 개에서 수만 개에 달하는 극초미세 입출력(I/O) 신호 핀들을 빽빽하게 뿜어냅니다. 선폭이 두껍고 둔탁한 일반 PCB 기판으로는 이 수만 개의 초미세 신호 통로들을 좁은 공간 안에서 1대 1로 이어주는 것이 물리적으로 불가능했습니다. 억지로 긴 배선을 돌아가게 설계하면 신호가 이동하는 거리가 길어져 심각한 신호 지연(Latency)이 발생하고, 배선 사이의 전자기적 간섭으로 신호가 찌그러지며, 막대한 전력이 열로 날아가는 치명적인 데이터 병목 현상이 터져 나오게 된 것입니다. 이 치명적인 연결 장벽을 완벽하게 허물어뜨리기 위해 등장한 혁신적인 중재자가 바로 실리콘 웨이퍼로 만든 중간 징검다리, 즉 실리콘 인터포저(Silicon Interposer)입니다. 인터포저의 가장 핵심적인 설계 개념은 일반 PCB 기판과 나노미터 반도체 칩들 사이에, 반도체 전공정 노광 기술로 만든 초정밀 고밀도 배선 판을 샌드위치처럼 중간에 끼워 넣는 것입니다. 실리콘 인터포저는 일반 플라스틱 기판이 아니라 순수한 실리콘 웨이퍼 원판을 가공하여 제작합니다. 따라서 반도체 팹의 첨단 노광 및 식각 장비를 그대로 투입하여 인터포저 표면 위에 머리카락 굵기의 수백 분의 1에 불과한 1마이크로미터 안팎의 극초미세 나노 구리 배선망을 수만 가닥씩 촘촘하게 새겨 넣을 수 있습니다. 연산 로직 칩과 HBM 메모리 칩들은 바로 이 실리콘 인터포저 윗면에 수만 개의 미세 마이크로 범프(Micro-bump)를 통해 수평으로 나란히 실장됩니다. 이 구조 덕분에 칩과 칩 사이를 이어주는 물리적인 배선 길이가 수 밀리미터 이내로 극단적으로 짧아지며, 배선의 밀도는 일반 PCB 기판에 비해 수십 배에서 수백 배 이상 폭발적으로 촘촘해집니다. 초당 수 테라바이트에 달하는 천문학적인 인공지능 데이터가 1초의 지체도 없이 넓고 곧은 수만 차선의 실리콘 고속도로를 타고 빛의 속도로 질주하게 되는 것입니다. 또한 실리콘 인터포저와 그 위에 얹히는 반도체 다이들은 모두 동일한 실리콘(Si) 소재로 만들어지기 때문에, 칩이 뜨겁게 달아오르더라도 열팽창 계수가 완벽하게 일치하여 열 스트레스로 인해 접합부가 뜯어지거나 깨지는 기계적 신뢰성 결함을 원천 방어합니다.

웨이퍼 위 칩 접합과 기판 결합

실리콘 인터포저라는 강력한 고밀도 중재 플랫폼을 바탕으로, 현대 첨단 AI 가속기 시장의 독점적인 표준 제조 기술로 확고하게 자리 잡은 패키징 기술이 바로 대만 TSMC의 독자적인 2.5D 패키징 브랜드인 코와스(CoWoS, Chip-on-Wafer-on-Substrate) 기술입니다. 코와스라는 명칭 속에는 이 고난도 첨단 패키징 기술의 핵심 2단계 공정 흐름이 고스란히 녹아들어 있습니다. 즉 칩들을 웨이퍼 위에 먼저 조립하는 1단계(CoW)와, 이를 다시 대형 패키지 기판 위에 얹어 완성하는 2단계(oS)의 유기적인 결합입니다.

웨이퍼 위 칩 접합과 기판 결합

코와스 공정의 첫 번째 단계는 웨이퍼 레벨 칩 접합(CoW, Chip-on-Wafer) 공정입니다. 이 단계의 무대는 아직 낱개로 잘리지 않은 거대한 실리콘 인터포저 웨이퍼 원판입니다. 인터포저 웨이퍼 내부에는 수직으로 관통하는 미세 구리 기둥인 실리콘 관통 전극(TSV, Through-Silicon Via)들이 수십만 개씩 미리 뚫려 있으며, 표면에는 수만 가닥의 초미세 재배선층(RDL)이 깔려 있습니다. 이 거대한 인터포저 웨이퍼 윗면에, 전공정을 마치고 미리 양품으로 선별해 둔 초고성능 메인 연산 로직 다이(GPU나 맞춤형 ASIC)를 중심에 올려놓습니다. 동시에 그 주변을 둘러싸듯 DRAM을 아파트처럼 수직으로 8층, 12층씩 층층이 쌓아 올린 여러 개의 HBM 칩 다발들을 수십 마이크로미터 간격으로 오차 없이 바짝 밀착시켜 배치합니다. 그 후 정밀 열압착 본딩 장비를 통해 열과 압력을 가해주면, 로직 다이와 HBM 바닥면에 돋아나 있던 수만 개의 미세 마이크로 솔더 범프들이 인터포저 표면의 구리 패드와 단 1초 만에 일제히 융합되어 물리적, 전기적으로 단단하게 달라붙습니다. 칩 접합이 끝나면 칩들과 인터포저 사이의 나노미터 틈새로 언더필(Underfill) 액체 수지를 주입하여 미세 틈새를 빈틈없이 메워주고, 그 위를 평평하게 몰딩하여 단단한 단일 모듈 블록으로 굳혀냅니다. 이어서 인터포저 웨이퍼의 뒷면을 얇게 갈아내는 백그라인딩을 거쳐 내부에 숨겨져 있던 수직 관통 전극(TSV)의 끝단을 바깥으로 노출시킨 뒤, 메인 기판과 연결될 더 큼직한 C4 솔더 범프들을 바닥면에 심어줍니다. 이 모든 웨이퍼 상태의 작업이 끝나면 마침내 웨이퍼를 낱개의 사각형 블록으로 깔끔하게 잘라내며 CoW 모듈 조립을 완료합니다. 두 번째 단계는 완성된 칩 모듈을 메인 시스템 기판에 올리는 기판 결합(oS, on-Substrate) 공정입니다. 잘라낸 CoW 모듈 블록은 로직 칩과 HBM들이 인터포저라는 하나의 바닥판 위에 완벽하게 수평 직결된 상태를 띠고 있습니다. 이 모듈을 컴퓨터 마더보드와 최종적으로 연결되는 거대한 대형 유기 볼 그리드 어레이(BGA) 패키지 기판 위에 뒤집어 올린 뒤, 다시 한번 고온 리플로우 공정을 거쳐 단단하게 납땜 결합합니다. 마지막으로 연산 칩과 HBM이 풀파워로 가동될 때 뿜어져 나오는 수백 와트의 뜨거운 열을 외부로 신속하게 방출할 수 있도록, 칩 윗면에 고열전도성 금속 뚜껑인 구리 히트스프레더(Lid)를 열전도성 구리스와 함께 빈틈없이 덮어씌워 완벽한 완제품 2.5D 패키지를 완성해 냅니다. 이 2.5D 코와스 패키징이 전 세계 인공지능 슈퍼컴퓨팅 시장을 완전히 장악할 수 있었던 이유는 3차원 적층(3D)의 열 집적 한계를 피하면서도 평면(2D) 패키징의 대역폭 한계를 완벽하게 뛰어넘은 천재적인 절충안이기 때문입니다. 수백 와트의 열을 내뿜는 거대한 뜨거운 GPU 바로 위에 HBM 메모리를 수직으로 얹어버리는 순수 3D 적층을 시도하면, GPU의 고열이 바로 위에 붙은 메모리를 통구이처럼 달구어 데이터가 증발해 버리는 치명적인 열 집중 재앙이 발생합니다. 반면에 2.5D 코와스는 로직 칩과 메모리를 인터포저 위에서 수평으로 안전하게 분리 배치(Lateral Integration)하되, 실리콘 인터포저의 나노미터 미세 배선망을 통해 신호 연결성만큼은 3D 적층에 버금가는 초고속 초광대역으로 구현해 냈습니다. 뜨거운 열은 상단의 넓은 구리 방열판을 통해 공기 중으로 시원하게 뿜어내면서도, 로직과 메모리 사이에서는 수만 가닥의 배선을 통해 초당 4테라바이트에서 8테라바이트가 넘는 무시무시한 데이터 폭풍을 손실 없이 주고받을 수 있게 된 것입니다. 최근에는 탑재되는 HBM 메모리의 개수가 4개에서 8개, 12개 이상으로 늘어나고 로직 칩 역시 두 개 이상의 칩렛으로 분할됨에 따라, 인터포저 자체의 면적을 실리콘 웨이퍼 레티클 한계의 3배에서 4배 이상으로 거대하게 키워내는 차세대 코와스 대면적화 기술 혁신이 숨 가쁘게 전개되고 있습니다.