칩렛(Chiplet) 아키텍처 다이 분할을 통한 수율 개선과 반도체 제조 비용 절감

초미세 공정의 비용 장벽을 무너뜨린 칩렛(Chiplet) 아키텍처의 핵심 원리를 알려드리겠습니다. 거대한 단일 칩을 기능별로 쪼개어 수율을 극대화하고 제조 원가를 절감하는 메커니즘부터 이기종 칩렛 결합의 최신 실무 기술을 확인해 보세요.

거대 단일 칩(모놀리식)의 면적 한계

지난 수십 년 동안 반도체 제조 업계는 중앙처리장치(CPU)와 그래픽처리장치(GPU), 메모리 컨트롤러, 입출력 인터페이스 등 컴퓨터 작동에 필요한 모든 핵심 부품들을 단 하나의 커다란 실리콘 조각 위에 한꺼번에 찍어내는 모놀리식(Monolithic, 단일 다이) 설계 방식을 고수해 왔습니다. 모든 회로가 하나의 실리콘 위에서 한 몸처럼 붙어 있기 때문에 신호가 이동하는 거리가 극도로 짧고 데이터 통신 속도가 가장 빠르다는 명확한 장점이 있었기 때문입니다. 하지만 인공지능(AI)과 고성능 슈퍼컴퓨팅의 시대로 접어들며 처리해야 할 데이터양이 기하급수적으로 폭증하자, 모놀리식 설계는 치명적인 물리적 장벽에 부딪히게 되었습니다. 더 높은 연산 성능을 내기 위해 프로세서 내부에 수백억 개의 트랜지스터를 끝없이 쑤셔 넣다 보니, 실리콘 칩 단 하나의 면적이 손바닥만 하게 비대해지면서 반도체 노광 장비가 한 번에 찍어낼 수 있는 물리적 광학 한계선인 레티클 한계(약 858제곱밀리미터) 바로 턱밑까지 거대해진 것입니다.

거대 단일 칩(모놀리식)의 면적 한계

칩의 물리적인 면적이 커지는 순간, 반도체 제조 공장에서는 수율(Yield, 투입된 웨이퍼 대비 정상 제품의 비율)의 파멸적인 폭락이라는 끔찍한 재앙이 시작됩니다. 300밀리미터 둥근 실리콘 웨이퍼 위에는 아무리 완벽한 클린룸 시설을 갖추더라도 공정 가스와 장비 마찰로 인해 발생하는 미세한 먼지 입자나 화학적 불량 결함(Defect)들이 무작위로 일정 개수 흩뿌려지듯 떨어지게 됩니다. 만약 칩의 크기가 손톱의 4분의 1 정도로 작다면, 결함이 떨어지더라도 몇몇 소수의 칩만 불량으로 버려지고 나머지 수백 개의 칩들은 온전한 양품으로 살아남습니다. 하지만 칩의 크기가 800제곱밀리미터 수준으로 거대해지면 상황은 180도 완전히 달라집니다. 웨이퍼 한 장에서 겨우 수십 개의 칩밖에 만들어내지 못하는데, 그 거대한 면적 위에 미세한 결함이 단 1개라도 스치는 순간 거대한 칩 전체가 완전히 불량품으로 판정되어 쓰레기통으로 직행하기 때문입니다. 그 결과 최첨단 3나노미터나 5나노미터 공정에서 거대 모놀리식 칩을 만들 경우 수율이 20퍼센트에서 30퍼센트 바닥 수준으로 곤두박질치며, 버려지는 실리콘 조각들의 손실 비용이 고스란히 정상 칩 하나의 가격에 얹혀 제품 단가가 수천만 원대로 폭증하는 악순환에 빠지게 됩니다. 이 절망적인 수율의 늪을 건너기 위해 등장한 혁신적인 패러다임이 바로 칩렛(Chiplet) 아키텍처입니다. 칩렛의 핵심 설계 철학은 매우 단순하면서도 명쾌합니다. 거대하고 뚱뚱한 단일 칩을 처음부터 하나로 만들지 말고, 핵심 기능 단위별로 작고 날렵한 여러 개의 작은 칩 조각(Chiplet)들로 물리적으로 쪼개어 분할 생산하자는 것입니다. 예를 들어 800제곱밀리미터짜리 거대 프로세서 하나를 만드는 대신, 100제곱밀리미터 크기의 작은 연산 코어 칩렛 8개로 사등분 또는 팔등분하여 웨이퍼에서 따로따로 찍어냅니다. 다이를 작게 쪼개는 순간 수율 공식의 기적이 일어납니다. 칩의 크기가 8분의 1로 줄어들면, 실리콘 웨이퍼 위에 흩뿌려진 미세 결함들이 작은 칩렛 몇 개에만 제한적으로 떨어지게 됩니다. 불량이 난 작은 조각 몇 개만 가볍게 골라내어 버리면 그만이고, 결함을 빗겨간 나머지 90퍼센트 이상의 수많은 작은 칩렛들은 온전한 최고급 양품으로 살아남게 됩니다. 작은 다이 크기 덕분에 웨이퍼의 수율은 80퍼센트에서 90퍼센트 이상으로 극적으로 치솟으며, 결함 때문에 억울하게 폐기되는 실리콘 원자재의 낭비를 원천 봉쇄할 수 있습니다. 이렇게 완벽하게 검증된 정상 칩렛들만을 선별하여 패키징 기판 위로 불러 모아 정밀하게 조립하기 때문에, 완제품 단계에서의 불량 위험을 제로에 가깝게 낮추는 압도적인 제조 안정성을 달성하게 됩니다.

최적 공정 믹스매치를 통한 천문학적 제조 원가 절감

칩렛 아키텍처가 선사하는 두 번째이자 산업계를 열광시킨 가장 강력한 파괴력은 바로 이기종 공정 믹스매치(Mix-and-Match)를 통한 천문학적인 제조 원가 절감입니다. 하나의 거대한 칩으로 만들던 과거 모놀리식 방식에서는, 칩 내부에 들어가는 모든 회로를 무조건 가장 비싼 최신 나노 공정으로 한꺼번에 구워내야만 했습니다. 만약 인공지능 연산 코어를 3나노미터 미세 공정으로 만들기로 결정했다면, 칩 한구석에 위치하여 외부 모니터나 메모리와 통신하는 입출력(I/O) 인터페이스 회로, 아날로그 신호 처리기, 그리고 전원 제어 블록까지 몽땅 값비싼 3나노미터 웨이퍼 면적 위에 새겨 넣어야 했습니다.

최적 공정 믹스매치를 통한 천문학적 제조 원가 절감

하지만 전자공학적으로 볼 때 이는 어마어마한 돈 낭비입니다. 트랜지스터의 크기를 줄여 성능을 끌어올려야 하는 핵심 연산 코어(CPU/GPU/NPU)는 수천억 원짜리 3나노미터 최첨단 라인을 타는 것이 마땅하지만, 외부 기판과 0과 1의 전기 신호를 주고받는 입출력(I/O) 물리 계층 회로나 메모리 컨트롤러는 선폭을 줄인다고 해서 속도가 빨라지거나 면적이 줄어들지 않는 물리적 특성을 지니고 있습니다. 오히려 아날로그 인터페이스 회로는 너무 미세한 공정으로 만들면 전압 노이즈에 취약해지고 신호 왜곡이 심해지는 역효과가 발생합니다. 즉 비싼 최첨단 웨이퍼 면적의 절반 이상을 굳이 미세 공정이 필요 없는 주변 회로들이 차지하며 천문학적인 비용을 낭비하고 있었던 것입니다. 칩렛 기술은 이 불합리한 낭비를 완벽하게 뜯어고쳤습니다. 기능별로 다이를 쪼갠 뒤 각각의 칩렛 조각마다 가장 경제적이고 궁합이 잘 맞는 최적의 맞춤 공정을 따로 적용하는 영리한 전략을 펼칩니다. 초고속 계산을 담당하는 핵심 연산 코어 칩렛들은 가장 진보한 값비싼 3나노미터 라인에서 작게 찍어내어 최고의 연산 속도를 확보합니다. 반면에 덩치는 크지만 미세화가 필요 없는 대형 입출력 제어 다이는 이미 수율이 99퍼센트에 달하고 웨이퍼 가격이 4분의 1 이하로 저렴한 14나노미터나 28나노미터의 성숙한 레거시 공정 라인에서 넉넉하게 찍어냅니다. 그 후 이 서로 다른 공정에서 태어난 이기종 칩렛들을 첨단 2.5D 실리콘 인터포저 기판이나 유기 기판 위에 나란히 올려놓고 하나로 결합합니다. 이처럼 값비싼 최첨단 웨이퍼 면적 소비를 최소화하고 저렴한 레거시 웨이퍼를 대거 섞어 쓰는 공정 믹스매치 덕분에, 전체 프로세서의 성능은 그대로 유지하면서도 완성품의 총제조 원가를 40퍼센트에서 60퍼센트 이상 극적으로 절감하는 눈부신 경제성을 달성해 냈습니다. 그러나 칩렛 아키텍처가 완벽하게 성공하기 위해서는 반드시 넘어야 할 치명적인 공학적 숙제가 있었습니다. 바로 쪼개어진 칩 조각들 사이를 연결하는 칩과 칩 사이의 통신 지연 시간(Latency)과 데이터 병목 현상이었습니다. 하나의 실리콘 위에 붙어 있던 회로를 인위적으로 잘라내어 바깥으로 떨어뜨려 놓았기 때문에, 칩렛 사이를 오가는 신호 통로가 좁아지거나 전력 소모가 커진다면 칩렛의 모든 이점이 무색해지기 때문입니다. 이 통신 병목을 부수기 위해 인텔, AMD, 삼성전자, TSMC, ARM 등 전 세계 반도체 거인들이 한자리에 모여 제정한 개방형 단일 연결 표준 규격이 바로 유씨아이에이(UCIe, Universal Chiplet Interconnect Express)입니다. UCIe 표준은 마치 레고 블록을 딸깍 끼워 맞추듯, 서로 다른 제조사나 서로 다른 공정 파운드리에서 생산된 이종 칩렛들이라 할지라도 표준화된 초고밀도 통신 프로토콜을 통해 단 1초의 호환성 문제 없이 하나로 결합할 수 있는 오픈 생태계를 구축했습니다. 수천 개의 마이크로 범프와 첨단 패키징 배선 기술을 활용하여 칩렛 사이에 초당 수 테라바이트(TB/s)에 달하는 방대한 대역폭의 데이터 고속도로를 뚫어주었으며, 신호 전송에 들어가는 전력 소모를 1피코줄 이하로 극단적으로 낮추어 단일 모놀리식 칩과 사실상 구별할 수 없는 수준의 초저지연, 고효율 성능을 완성해 냈습니다.