첨단 패키징이 비욘드 무어(Beyond Moore) 시대의 핵심으로 떠오른 이유

미세 공정의 물리적 한계를 극복하는 비욘드 무어 시대 첨단 패키징(Advanced Packaging)의 핵심 이유를 알려드리겠습니다. 2나노 이하 전공정 비용 장벽부터 칩렛(Chiplet) 분할과 2.5D 및 3D 수직 적층이 만든 성능 도약을 확인해 보세요.


2나노 이하 전공정 미세화의 물리적·경제적 한계

반도체 산업은 지난 반세기 동안 인텔의 창립자 고든 무어가 제시했던 무어의 법칙(Moore's Law)이라는 절대적인 나침반을 따라 눈부신 발전을 거듭해 왔습니다. 무어의 법칙은 2년마다 반도체 칩 안에 들어가는 트랜지스터의 집적도가 두 배로 늘어나고, 그에 따라 성능은 두 배 향상되며 가격은 절반으로 떨어진다는 경험적 법칙이었습니다.

2나노 이하 전공정 미세화의 물리적·경제적 한계
2나노 이하 전공정 미세화의 물리적·경제적 한계

실제로 반도체 제조사들은 빛으로 회로를 그리는 노광 기술을 쉼 없이 발전시키며 회로의 선폭을 10나노미터, 5나노미터를 거쳐 3나노미터, 그리고 2나노미터 이하의 극한 영역까지 좁혀 왔습니다. 하지만 실리콘 원자 자체의 크기가 약 0.2나노미터 수준이라는 점을 감안할 때, 현재의 반도체 미세화 공정은 마침내 자연계가 허용하는 궁극의 원자 단위 물리적 한계벽에 정면으로 충돌하게 되었습니다. 선폭이 원자 몇 개 수준으로 극단적으로 얇아지면서 전공정 팹 내부에서는 상상을 초월하는 부작용들이 터져 나오기 시작했습니다. 트랜지스터의 스위치 문지기 역할을 하는 절연막이 너무 얇아져 전기를 끄더라도 전자가 절연벽을 그대로 뚫고 지나가는 양자역학적 터널링 현상과 치명적인 누설 전류가 발생했습니다. 전기가 줄줄 새어 나가면서 칩은 연산을 하기도 전에 뜨겁게 달아올라 배터리를 갉아먹었고, 미세해진 배선 내부의 저항이 폭증하여 신호가 제때 전달되지 못하는 속도 지연 병목이 일어났습니다. 트랜지스터를 작게 만들어 집적도를 높이더라도 과거처럼 속도가 덤으로 빨라지던 고성능 황금기가 완전히 끝나버린 것입니다. 더욱 가혹한 장벽은 바로 천문학적인 경제적 비용의 폭증이었습니다.2 나노미터나 그 이하의 초미세 나노 패턴을 실리콘 웨이퍼 위에 새겨 넣기 위해서는 대당 수천억 원에 달하는 차세대 하이 뉴메리컬 어퍼처(High-NA) 극자외선(EUV) 노광 장비를 수십 대씩 사들여야 합니다. 또한 회로가 좁아질수록 웨이퍼 위에 아주 미세한 먼지 하나만 떨어져도 칩 전체가 망가져 버리기 때문에 웨이퍼 한 장에서 건져낼 수 있는 양품의 비율인 수율(Yield)이 바닥으로 뚝 떨어집니다. 새로운 초미세 공정을 개발하고 팹을 짓는 데 수십조 원의 천문학적인 비용이 들어가면서, 트랜지스터 하나를 만드는 데 들어가는 제조 단가가 오히려 과거보다 더 비싸지는 이른바 비용 역전 현상이 벌어졌습니다. 더 이상 실리콘 회로를 억지로 깎아 줄이는 전공정 미세화만으로는 성능과 가격 경쟁력을 동시에 확보할 수 없는 한계에 도달한 것입니다. 이러한 물리적, 경제적 교착 상태를 타개하기 위해 반도체 산업계 전체가 패러다임의 거대한 대전환을 선언했으니, 이것이 바로 비욘드 무어(Beyond Moore) 또는 모어 댄 무어(More than Moore) 시대의 개막입니다. 비욘드 무어의 핵심 철학은 실리콘 웨이퍼 위에서 트랜지스터를 무작정 더 작게 깎아내는 전공정 집착을 과감하게 내려놓는 데 있습니다. 대신 이미 검증된 제조 공정으로 만든 여러 개의 반도체 다이들을 조각조각 기능별로 분할하여 제작한 뒤, 칩 바깥에서 이 조각들을 첨단 기술로 다시 하나처럼 완벽하게 이어 붙여 전체 시스템의 성능을 기하급수적으로 끌어올리자는 발상의 대전환입니다. 그리고 이 새로운 시대를 현실로 만들어내는 절대적인 주인공이자 승부처로 급부상한 기술이 바로 첨단 패키징(Advanced Packaging)입니다.


칩렛(Chiplet) 이기종 결합과 2.5D 실리콘 인터포저

비욘드 무어 시대를 이끄는 첨단 패키징 기술의 중심에는 거대하고 비효율적인 단일 칩 설계를 산산조각 내어 재조립하는 칩렛(Chiplet) 아키텍처와, 이 칩 조각들을 나노미터 단위로 초정밀 결합하는 2.5차원(2.5D) 및 3차원(3D) 적층 패키징 혁신이 자리 잡고 있습니다. 과거의 프로세서들은 하나의 거대한 실리콘 웨이퍼 다이 위에 연산 코어(CPU/GPU), 메모리 제어기, 입출력(I/O) 인터페이스를 모조리 새겨 넣는 모놀리식(Monolithic) 방식으로 제조되었습니다.

칩렛(Chiplet) 이기종 결합과 2.5D 실리콘 인터포저
칩렛(Chiplet) 이기종 결합과 2.5D 실리콘 인터포저

하지만 인공지능 시대로 접어들며 요구되는 연산량이 폭증하자, 모놀리식 칩의 크기는 실리콘 웨이퍼가 허용하는 물리적 면적 한계선인 레티클 한계(약 858제곱밀리미터)까지 비대해졌습니다. 칩의 면적이 너무 커지자 웨이퍼 한 장에서 나오는 칩의 개수가 손에 꼽힐 정도로 적어졌고, 미세한 결함 하나에도 칩 전체를 통째로 폐기해야 하므로 제조 원가가 천문학적으로 치솟았습니다. 더욱이 모든 부품이 동일하게 초미세 공정을 필요로 하는 것도 아니었습니다. 연산을 담당하는 코어는 2나노미터 같은 최첨단 비싼 공정이 절실하지만, 외부와 신호를 주고받는 입출력 회로나 아날로그 통신 회로는 굳이 비싼 미세 공정을 쓸 필요 없이 저렴하고 성숙한 14나노미터나 28나노미터 공정으로 만들어도 충분히 제 역할을 다하기 때문입니다. 칩렛 기술은 이 거대한 단일 칩을 기능별로 잘게 쪼개어 각각 가장 알맞고 경제적인 전공정 공정으로 따로따로 생산하는 스마트한 분업 방식을 취합니다. 초고성능 연산 코어는 값비싼 3나노미터 최첨단 라인에서 작게 찍어내어 수율을 90퍼센트 이상으로 끌어올리고, 입출력 제어 장치는 저렴한 레거시 라인에서 안정적으로 생산합니다. 이렇게 따로 만든 작은 칩 조각(칩렛)들을 하나의 완제품 반도체 패키지 안으로 불러 모아 마치 원래부터 하나의 칩이었던 것처럼 완벽하게 결합해 냅니다. 이를 통해 결함으로 버려지는 실리콘 낭비를 극적으로 줄여 완제품의 총제조 원가를 50퍼센트 이상 대폭 절감하고, 신제품의 개발 기간을 절반으로 단축하는 기적 같은 경제적 효익을 창출합니다. 이러한 이기종 칩렛들을 물리적으로 한 몸처럼 엮어주는 핵심 첨단 패키징 기술이 바로 2.5D 패키징과 실리콘 인터포저(Interposer) 기술입니다. 인공지능 슈퍼컴퓨터의 심장인 엔비디아의 AI 가속기(GPU)를 뜯어보면, 중심부에 거대한 연산 칩이 자리 잡고 있고 그 주변을 여러 개의 초광대역 고대역폭 메모리(HBM) 칩들이 둘러싸고 있습니다. 이 칩들은 일반 플라스틱 인쇄회로기판(PCB) 위에 바로 얹혀 있는 것이 아닙니다. 일반 PCB 기판의 구리 배선은 선폭이 수십 마이크로미터 수준으로 너무 두껍고 거칠어서, 초당 수 테라바이트에 달하는 폭발적인 인공지능 데이터를 전송하려 하면 신호가 찌그러지고 병목이 발생하기 때문입니다. 따라서 칩들과 PCB 기판 사이에 실리콘 웨이퍼로 만든 중간 다리인 실리콘 인터포저를 평평하게 깔아줍니다. 실리콘 인터포저 내부에는 반도체 전공정 노광 기술을 활용하여 머리카락 굵기의 수백 분의 1에 불과한 1마이크로미터 안팎의 극초미세 고밀도 구리 고속도로 배선망을 수만 가닥씩 촘촘하게 새겨 넣습니다. 연산 칩과 HBM 메모리를 이 인터포저 위에 마이크로 솔더 범프로 밀착 실장함으로써, 칩들 사이의 물리적 거리를 사실상 0에 가깝게 좁히고 수만 개의 데이터 통로를 단번에 연결합니다. 그 결과 데이터 전송 속도는 수십 배로 폭증하고 신호 전달에 소모되는 전력은 극적으로 줄어드는 혁명적인 대역폭 확장을 달성해 냅니다. 여기서 한 걸음 더 나아가 칩들을 옆으로 나열하는 것을 넘어 아파트처럼 위아래로 쌓아 올리는 3차원(3D) 수직 적층 패키징 기술이 비욘드 무어의 최종 병기로 등장했습니다. 연산 칩 바로 위에 캐시 메모리 칩을 포개어 얹고, 실리콘 몸통을 수직으로 직접 뚫고 지나가는 미세 구리 기둥인 실리콘 관통 전극(TSV)을 통해 위아래 칩을 최단거리로 직결합니다. 최근에는 칩 사이에 끼어 있던 미세 솔더 범프마저 완전히 없애버리고, 구리 배선 단자와 산화막 절연체를 원자 단위로 매끄럽게 맞대어 열과 압력으로 직접 녹여 붙이는 구리 대 구리(Cu-to-Cu) 하이브리드 본딩 기술이 상용화되었습니다. 접합부 높이가 완전히 0으로 수렴하면서 칩과 칩 사이의 신호 지연 시간이 사실상 사라지고, 입출력 단자의 밀도가 2D 평면 대비 수백 배 이상 폭발적으로 뛰어오르게 됩니다.

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